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Code SystemVerilog (#3462) egorguslyan
* SystemVerilog Language * SystemVerilog quotes Source: https://github.com/Featherweight-IP/fwrisc * Remove temporary folder * Lengths are still incorrect * Fixed lengths Co-authored-by: github-actions[bot] <41898282+github-actions[bot]@users.noreply.github.com>
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f87f5467ad
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@ -384,7 +384,8 @@
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"code_vimscript",
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"code_opencl",
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||||
"code_visual_basic",
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||||
"code_arduino"
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||||
"code_arduino",
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"code_systemverilog"
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]
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},
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{
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@ -215,6 +215,7 @@
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,"code_opencl"
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,"code_visual_basic"
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,"code_arduino"
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,"code_systemverilog"
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,"hindi"
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,"hindi_1k"
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,"macedonian"
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229
frontend/static/languages/code_systemverilog.json
Normal file
229
frontend/static/languages/code_systemverilog.json
Normal file
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@ -0,0 +1,229 @@
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{
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||||
"name": "code_systemverilog",
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||||
"leftToRight": true,
|
||||
"noLazyMode": true,
|
||||
"words": [
|
||||
"alias",
|
||||
"always",
|
||||
"always_comb",
|
||||
"always_ff",
|
||||
"always_latch",
|
||||
"and",
|
||||
"assert",
|
||||
"assign",
|
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"assume",
|
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"automatic",
|
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"before",
|
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"begin",
|
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"bind",
|
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"bins",
|
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"binsof",
|
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"bit",
|
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"break",
|
||||
"buf",
|
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"bufif0",
|
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"bufif1",
|
||||
"byte",
|
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"case",
|
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"casex",
|
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"casez",
|
||||
"cell",
|
||||
"chandle",
|
||||
"class",
|
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"clocking",
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"cmos",
|
||||
"config",
|
||||
"const",
|
||||
"constraint",
|
||||
"context",
|
||||
"continue",
|
||||
"cover",
|
||||
"covergroup",
|
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"coverpoint",
|
||||
"cross",
|
||||
"deassign",
|
||||
"default",
|
||||
"defparam",
|
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"design",
|
||||
"disable",
|
||||
"dist",
|
||||
"do",
|
||||
"edge",
|
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"else",
|
||||
"end",
|
||||
"endcase",
|
||||
"endclass",
|
||||
"endclocking",
|
||||
"endconfig",
|
||||
"endfunction",
|
||||
"endgenerate",
|
||||
"endgroup",
|
||||
"endinterface",
|
||||
"endmodule",
|
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"endpackage",
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"endprimitive",
|
||||
"endprogram",
|
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"endproperty",
|
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"endspecify",
|
||||
"endsequence",
|
||||
"endtable",
|
||||
"endtask",
|
||||
"enum",
|
||||
"event",
|
||||
"expect",
|
||||
"export",
|
||||
"extends",
|
||||
"extern",
|
||||
"final",
|
||||
"first_match",
|
||||
"for",
|
||||
"force",
|
||||
"foreach",
|
||||
"forever",
|
||||
"fork",
|
||||
"forkjoin",
|
||||
"function",
|
||||
"generate",
|
||||
"genvar",
|
||||
"highz0",
|
||||
"highz1",
|
||||
"if",
|
||||
"iff",
|
||||
"ifnone",
|
||||
"ignore_bins",
|
||||
"illegal_bins",
|
||||
"import",
|
||||
"incdir",
|
||||
"include",
|
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"initial",
|
||||
"inout",
|
||||
"input",
|
||||
"inside",
|
||||
"instance",
|
||||
"int",
|
||||
"integer",
|
||||
"interface",
|
||||
"intersect",
|
||||
"join",
|
||||
"join_any",
|
||||
"join_none",
|
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"large",
|
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"liblist",
|
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"library",
|
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"local",
|
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"localparam",
|
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"logic",
|
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"longint",
|
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"macromodule",
|
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"matches",
|
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"medium",
|
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"modport",
|
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"module",
|
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"nand",
|
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"negedge",
|
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"new",
|
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"nmos",
|
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"nor",
|
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"noshowcancelled",
|
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"not",
|
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"notif0",
|
||||
"notif1",
|
||||
"null",
|
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"or",
|
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"output",
|
||||
"package",
|
||||
"packed",
|
||||
"parameter",
|
||||
"pmos",
|
||||
"posedge",
|
||||
"primitive",
|
||||
"priority",
|
||||
"program",
|
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"property",
|
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"protected",
|
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"pull0",
|
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"pull1",
|
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"pulldown",
|
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"pullup",
|
||||
"pulsestyle_onevent",
|
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"pulsestyle_ondetect",
|
||||
"pure",
|
||||
"rand",
|
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"randc",
|
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"randcase",
|
||||
"randsequence",
|
||||
"rcmos",
|
||||
"real",
|
||||
"realtime",
|
||||
"ref",
|
||||
"reg",
|
||||
"release",
|
||||
"repeat",
|
||||
"return",
|
||||
"rnmos",
|
||||
"rpmos",
|
||||
"rtran",
|
||||
"rtranif0",
|
||||
"rtranif1",
|
||||
"scalared",
|
||||
"sequence",
|
||||
"shortint",
|
||||
"shortreal",
|
||||
"showcancelled",
|
||||
"signed",
|
||||
"small",
|
||||
"solve",
|
||||
"specify",
|
||||
"specparam",
|
||||
"static",
|
||||
"string",
|
||||
"strong0",
|
||||
"strong1",
|
||||
"struct",
|
||||
"super",
|
||||
"supply0",
|
||||
"supply1",
|
||||
"table",
|
||||
"tagged",
|
||||
"task",
|
||||
"this",
|
||||
"throughout",
|
||||
"time",
|
||||
"timeprecision",
|
||||
"timeunit",
|
||||
"tran",
|
||||
"tranif0",
|
||||
"tranif1",
|
||||
"tri",
|
||||
"tri0",
|
||||
"tri1",
|
||||
"triand",
|
||||
"trior",
|
||||
"trireg",
|
||||
"type",
|
||||
"typedef",
|
||||
"union",
|
||||
"unique",
|
||||
"unsigned",
|
||||
"use",
|
||||
"uwire",
|
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"var",
|
||||
"vectored",
|
||||
"virtual",
|
||||
"void",
|
||||
"wait",
|
||||
"wait_order",
|
||||
"wand",
|
||||
"weak0",
|
||||
"weak1",
|
||||
"while",
|
||||
"wildcard",
|
||||
"wire",
|
||||
"with",
|
||||
"within",
|
||||
"wor",
|
||||
"xnor",
|
||||
"xor",
|
||||
"<="
|
||||
]
|
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}
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77
frontend/static/quotes/code_systemverilog.json
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